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1.傳輸線
  印制電路板上的任何一條“長”的信號通路都可以視為一種傳輸線。如果該線的傳輸延遲時間比信號上升時間短得多,那么信號上升期間所產主的反射都將被淹沒。不再呈現過沖、反沖和振鈴,對現時大多數的MOS電路來說,由于上升時間對線傳輸延遲時間之比大得多,所以走線可長以米計而無信號失真。而對于速度較快的邏輯電路,特別是超高速ECL
  集成電路來說,由于邊沿速度的增快,若無其它措施,走線的長度必須大大縮短,以保持信號的完整性。
  有兩種方法能使高速電路在相對長的線上工作而無嚴重的波形失真,TTL對快速下降邊沿采用肖特基二極管箝位方法,使過沖量被箝制在比地電位低一個二極管壓降的電平上,這就減少了后面的反沖幅度,較慢的上升邊緣允許有過沖,但它被在電平“H”狀態下電路的相對高的輸出阻抗(50~80Ω)所衰減。此外,由于電平“H”狀態的抗擾度較大,使反沖問題并不十分突出,對HCT系列的器件,若采用肖特基二極管箝位和串聯電阻端接方法相結合,其改善的效果將會更加明顯。
  當沿信號線有扇出時,在較高的位速率和較快的邊沿速率下,上述介紹的TTL整形方法顯得有些不足。因為線中存在著反射波,它們在高位速率下將趨于合成,從而引起信號嚴重失真和抗干擾能力降低。因此,為了解決反射問題,在ECL系統中通常使用另外一種方法:線阻抗匹配法。用這種方法能使反射受到控制,信號的完整性得到保證。
  嚴格他說,對于有較慢邊沿速度的常規TTL和CMOS器件來說,傳輸線并不是十分需要的.對有較快邊沿速度的高速ECL器件,傳輸線也不總是需要的。但是當使用傳輸線時,它們具有能預測連線時延和通過阻抗匹配來控制反射和振蕩的優點。1
  決定是否采用傳輸線的基本因素有以下五個。它們是: (1)系統信號的沿速率, (2)連線距離 (3)容性負載(扇出的多少), (4)電阻性負載(線的端接方式); (5)允許的反沖和過沖百分比(交流抗擾度的降低程度)。
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